Nghiên cứu xây dựng thử nghiệm tầng vật lý cho giao thức hart sử dụng ic analog devices
Guardat en:
Autors principals: | Hoàng, Sỹ Hồng, Hoàng, Ngọc Nhân |
---|---|
Format: | Article |
Idioma: | Vietnamese |
Publicat: |
2024
|
Matèries: | |
Accés en línia: | https://scholar.dlu.edu.vn/thuvienso/handle/DLU123456789/232020 |
Etiquetes: |
Afegir etiqueta
Sense etiquetes, Sigues el primer a etiquetar aquest registre!
|
Thư viện lưu trữ: | Thư viện Trường Đại học Đà Lạt |
---|
Ítems similars
-
Hart's postscript
per: Coleman, Jules
Publicat: (2001) -
Automatic Analog IC Sizing and Optimization Constrained with PVT Corners and Layout Effects
per: Lourenço, Nuno, et al.
Publicat: (2020) -
Yield-Aware Analog IC Design and Optimization in Nanometer-scale Technologies. 1st ed.
per: Canelas, António Manuel Lourenço, et al.
Publicat: (2020) -
Silicon Analog Components:
Device Design, Process Integration, Characterization, and Reliability
per: El-Kareh, Badih, et al.
Publicat: (2016) -
Đơn giản hóa quá trình trao đổi dữ liệu nhờ chuẩn HART - IP
per: Nhật, Minh
Publicat: (2024)