Nghiên cứu xây dựng thử nghiệm tầng vật lý cho giao thức hart sử dụng ic analog devices
Enregistré dans:
Auteurs principaux: | Hoàng, Sỹ Hồng, Hoàng, Ngọc Nhân |
---|---|
Format: | Article |
Langue: | Vietnamese |
Publié: |
2024
|
Sujets: | |
Accès en ligne: | https://scholar.dlu.edu.vn/thuvienso/handle/DLU123456789/232020 |
Tags: |
Ajouter un tag
Pas de tags, Soyez le premier à ajouter un tag!
|
Thư viện lưu trữ: | Thư viện Trường Đại học Đà Lạt |
---|
Documents similaires
-
Hart's postscript
par: Coleman, Jules
Publié: (2001) -
Automatic Analog IC Sizing and Optimization Constrained with PVT Corners and Layout Effects
par: Lourenço, Nuno, et autres
Publié: (2020) -
Yield-Aware Analog IC Design and Optimization in Nanometer-scale Technologies. 1st ed.
par: Canelas, António Manuel Lourenço, et autres
Publié: (2020) -
Silicon Analog Components:
Device Design, Process Integration, Characterization, and Reliability
par: El-Kareh, Badih, et autres
Publié: (2016) -
Đơn giản hóa quá trình trao đổi dữ liệu nhờ chuẩn HART - IP
par: Nhật, Minh
Publié: (2024)