Nghiên cứu xây dựng thử nghiệm tầng vật lý cho giao thức hart sử dụng ic analog devices
Salvato in:
Autori principali: | Hoàng, Sỹ Hồng, Hoàng, Ngọc Nhân |
---|---|
Natura: | Articolo |
Lingua: | Vietnamese |
Pubblicazione: |
2024
|
Soggetti: | |
Accesso online: | https://scholar.dlu.edu.vn/thuvienso/handle/DLU123456789/232020 |
Tags: |
Aggiungi Tag
Nessun Tag, puoi essere il primo ad aggiungerne! !
|
Thư viện lưu trữ: | Thư viện Trường Đại học Đà Lạt |
---|
Documenti analoghi
-
Hart's postscript
di: Coleman, Jules
Pubblicazione: (2001) -
Automatic Analog IC Sizing and Optimization Constrained with PVT Corners and Layout Effects
di: Lourenço, Nuno, et al.
Pubblicazione: (2020) -
Yield-Aware Analog IC Design and Optimization in Nanometer-scale Technologies. 1st ed.
di: Canelas, António Manuel Lourenço, et al.
Pubblicazione: (2020) -
Silicon Analog Components:
Device Design, Process Integration, Characterization, and Reliability
di: El-Kareh, Badih, et al.
Pubblicazione: (2016) -
Đơn giản hóa quá trình trao đổi dữ liệu nhờ chuẩn HART - IP
di: Nhật, Minh
Pubblicazione: (2024)