Nghiên cứu xây dựng thử nghiệm tầng vật lý cho giao thức hart sử dụng ic analog devices
保存先:
主要な著者: | Hoàng, Sỹ Hồng, Hoàng, Ngọc Nhân |
---|---|
フォーマット: | 論文 |
言語: | Vietnamese |
出版事項: |
2024
|
主題: | |
オンライン・アクセス: | https://scholar.dlu.edu.vn/thuvienso/handle/DLU123456789/232020 |
タグ: |
タグ追加
タグなし, このレコードへの初めてのタグを付けませんか!
|
Thư viện lưu trữ: | Thư viện Trường Đại học Đà Lạt |
---|
類似資料
-
Hart's postscript
著者:: Coleman, Jules
出版事項: (2001) -
Automatic Analog IC Sizing and Optimization Constrained with PVT Corners and Layout Effects
著者:: Lourenço, Nuno, 等
出版事項: (2020) -
Yield-Aware Analog IC Design and Optimization in Nanometer-scale Technologies. 1st ed.
著者:: Canelas, António Manuel Lourenço, 等
出版事項: (2020) -
Silicon Analog Components:
Device Design, Process Integration, Characterization, and Reliability
著者:: El-Kareh, Badih, 等
出版事項: (2016) -
Đơn giản hóa quá trình trao đổi dữ liệu nhờ chuẩn HART - IP
著者:: Nhật, Minh
出版事項: (2024)