Closing the Power Gap between ASIC & Custom
Wedi'i Gadw mewn:
Prif Awduron: | Chinnery, David, Keutzer, Kurt |
---|---|
Fformat: | Llyfr |
Iaith: | English |
Cyhoeddwyd: |
Springer US
2020
|
Pynciau: | |
Mynediad Ar-lein: | https://scholar.dlu.edu.vn/thuvienso/handle/DLU123456789/83695 |
Tagiau: |
Ychwanegu Tag
Dim Tagiau, Byddwch y cyntaf i dagio'r cofnod hwn!
|
Thư viện lưu trữ: | Thư viện Trường Đại học Đà Lạt |
---|
Eitemau Tebyg
-
Verilog and SystemVerilog Gotchas
gan: Sutherland, Stuart, et al.
Cyhoeddwyd: (2020) -
CMOS Active Inductors and Transformers
gan: Yuan, Fei
Cyhoeddwyd: (2020) -
Hardware Verification with System Verilog
gan: Mintz, Mike, et al.
Cyhoeddwyd: (2020) -
Routing Congestion in VLSI Circuits
gan: Saxena, Prashant, et al.
Cyhoeddwyd: (2020) -
Open Verification Methodology Cookbook
gan: Glasser, Mark
Cyhoeddwyd: (2020)