Thiết kế IP Core AES-128 hướng ASIC, ứng dụng cho bảo mật truyền dữ liệu Ethernet trên FPGA
Đề tài tập trung nghiên cứu và thiết kế IP Core AES-128 sử dụng ngôn ngữ mô tả phần cứng Verilog, hướng tới mục tiêu tối ưu hóa cho quy trình sản xuất chip chuyên dụng (ASIC). Kiến trúc phần cứng được xây dựng dựa trên việc tính toán kỹ lưỡng các khối logic tổ hợp, nhằm đảm bảo sự cân bằng giữa d...
Đã lưu trong:
| Tác giả chính: | |
|---|---|
| Tác giả khác: | |
| Định dạng: | Luận văn |
| Ngôn ngữ: | Vietnamese |
| Được phát hành: |
2026
|
| Những chủ đề: | |
| Truy cập trực tuyến: | http://data.ute.udn.vn/handle/123456789/3561 |
| Các nhãn: |
Thêm thẻ
Không có thẻ, Là người đầu tiên thẻ bản ghi này!
|
| Thư viện lưu trữ: | Trường Đại học Sư phạm Kỹ thuật - Đại học Đà Nẵng |
|---|
Là người đầu tiên ghi lời nhận xét!