Nghiên cứu xây dựng thử nghiệm tầng vật lý cho giao thức hart sử dụng ic analog devices
Guardado en:
Autores principales: | Hoàng, Sỹ Hồng, Hoàng, Ngọc Nhân |
---|---|
Formato: | Artículo |
Lenguaje: | Vietnamese |
Publicado: |
2024
|
Materias: | |
Acceso en línea: | https://scholar.dlu.edu.vn/thuvienso/handle/DLU123456789/232020 |
Etiquetas: |
Agregar Etiqueta
Sin Etiquetas, Sea el primero en etiquetar este registro!
|
Thư viện lưu trữ: | Thư viện Trường Đại học Đà Lạt |
---|
Ejemplares similares
-
Hart's postscript
por: Coleman, Jules
Publicado: (2001) -
Automatic Analog IC Sizing and Optimization Constrained with PVT Corners and Layout Effects
por: Lourenço, Nuno, et al.
Publicado: (2020) -
Yield-Aware Analog IC Design and Optimization in Nanometer-scale Technologies. 1st ed.
por: Canelas, António Manuel Lourenço, et al.
Publicado: (2020) -
Silicon Analog Components:
Device Design, Process Integration, Characterization, and Reliability
por: El-Kareh, Badih, et al.
Publicado: (2016) -
Đơn giản hóa quá trình trao đổi dữ liệu nhờ chuẩn HART - IP
por: Nhật, Minh
Publicado: (2024)